芯片靜電ESD測(cè)試是半導(dǎo)體產(chǎn)品先期質(zhì)量驗(yàn)證的重要關(guān)鍵指針，避免芯片在生產(chǎn)或使用過(guò)程中被靜電放電所損傷,靜電放電防護(hù)電路,ESD耐壓能力,靜電防護(hù)能力測(cè)試芯片靜電防護(hù)能力ESD測(cè)試是半導(dǎo)體產(chǎn)品先期質(zhì)量驗(yàn)證的重要關(guān)鍵指針，廣測(cè)檢測(cè)已通過(guò)資質(zhì)認(rèn)可，體系認(rèn)證?？蔀槟峁┬酒漓o電能力測(cè)試，測(cè)試數(shù)據(jù)準(zhǔn)確可靠，實(shí)驗(yàn)室信息管理系統(tǒng)，保障每個(gè)服務(wù)環(huán)節(jié)的高效、保密運(yùn)轉(zhuǎn)。

詳細(xì)介紹

業(yè)務(wù)挑戰(zhàn)

為什么芯片需要防靜電

靜電是環(huán)境中的自然現(xiàn)象，是電荷在物體中的不平衡分布的一種現(xiàn)象。物體帶電后，電荷會(huì)保持在物體上，故稱為靜電。靜電積累之后，當(dāng)物體電位不同，電荷通過(guò)瞬間電流發(fā)生轉(zhuǎn)移的過(guò)程即為放電。

半導(dǎo)體產(chǎn)品具有非常細(xì)小的線路，為了避免芯片在生產(chǎn)或使用過(guò)程中被靜電放電所損傷，在集成電路內(nèi)皆有制作靜電放電防護(hù)電路。隨著半導(dǎo)體產(chǎn)業(yè)制程發(fā)展推進(jìn)，芯片尺寸不斷縮小，ESD耐壓能力是否同步提升，在靜電防護(hù)的能力上也備受挑戰(zhàn)，ESD測(cè)試是半導(dǎo)體產(chǎn)品先期質(zhì)量驗(yàn)證的重要關(guān)鍵指針。

芯片防靜電能力測(cè)試

? 芯片放電模擬測(cè)試

━ 模擬因人體在地上走動(dòng)磨擦或其他因素，在人體上已累積了靜電，當(dāng)此人去碰觸到芯片時(shí)，人體上的靜電便會(huì)經(jīng)由芯片的pin腳進(jìn)入芯片內(nèi)，再經(jīng)由芯片放電到地去，瞬間產(chǎn)生的電流可能造成芯片的損毀。

━ 模擬機(jī)器設(shè)備本身累積了靜電，當(dāng)此機(jī)器去碰觸到芯片時(shí)，該靜電便經(jīng)由芯片的pin腳放電。因機(jī)械等效電阻為0奧姆，因此瞬間產(chǎn)生的電流更大，對(duì)芯片的破壞力也強(qiáng)。

━ 芯片先因磨擦或其他因素而在內(nèi)部累積了靜電，但在靜電累積的過(guò)程中并未被損傷。當(dāng)此帶有靜電的芯片在使用時(shí)，其pin腳碰觸到接地面時(shí)，芯片內(nèi)部的靜電便會(huì)經(jīng)由pin腳自芯片內(nèi)部流出來(lái)，而造成了放電的現(xiàn)象。

━ 瞬間電流被鎖定或者放大，而造成芯片在電源與對(duì)地之間造成短路，而因?yàn)榇箅娏鲹p傷芯片。由于目前半導(dǎo)體電路設(shè)計(jì)密度越來(lái)越高，電壓或電流的瞬間變化對(duì)于芯片的損傷也越趨嚴(yán)重。

適用測(cè)試標(biāo)準(zhǔn) : 協(xié)助客戶通過(guò)JEDEC、MIL—STD、AEC-Q等可靠性國(guó)際試驗(yàn)標(biāo)準(zhǔn)。
適用產(chǎn)品范圍: 集成電路芯片、晶體管、MOS管…等。
常規(guī)樣品要求: 以具體標(biāo)準(zhǔn)為準(zhǔn)。

? 檢測(cè)項(xiàng)目

━ 人體靜電測(cè)試 (HBM，Human Body Model)
━ 機(jī)械靜電測(cè)試 (MM，Machine Model)
━ 充電放電測(cè)試 (CDM，Charged Device Model)
━ 閂鎖效應(yīng)(Latch-up)
━ 傳輸線脈沖(TLP，Transmission Line Pulse)